लॉजिक सर्किट से इंटीग्रेटेड सर्किट तक

चित्र से पहले व्यवहार तय करें

डिजिटल मॉडल संकेत को 0 या 1 मानता है। संयोजन आउटपुट वर्तमान इनपुट पर निर्भर हैं; अनुक्रमिक सर्किट अवस्था भी रखते हैं। असली वोल्टेज की सीमाएँ और देरी होती है। बाइनरी मॉडल से काम के नियम तय करना आसान होता है।

स्रोत: MIT OpenCourseWare: कम्प्यूटेशन स्ट्रक्चर्स ↗

हमारा लक्ष्य हाफ ऐडर है: एक बिट के दो इनपुट A और B जोड़ना। Sum निचला बिट है और Carry दो का मान दर्शाता है। A = 1 और B = 1 पर उत्तर बाइनरी 10 है, इसलिए Sum = 0 और Carry = 1।

हाफ ऐडर बनाएँ और जाँचें

Sum के लिए A और B को XOR गेट से और Carry के लिए AND गेट से जोड़ें। नियम हैं: Sum = A XOR B; Carry = A AND B। डिज़ाइन स्वीकार करने से पहले हर पंक्ति जाँचें।

उसी सर्किट को Verilog में लिखें

RTL का अर्थ register-transfer level है। Verilog हार्डवेयर विवरण की भाषा है: ये assign एक साथ काम करने वाला हार्डवेयर बताते हैं। एक बिट के इस उदाहरण में ^ का अर्थ XOR और & का अर्थ AND है। आउटपुट का नाम देने से रजिस्टर नहीं बनता; यह मॉड्यूल संयोजन लॉजिक है।

module half_adder(
  input wire A, B,
  output wire Sum, Carry
);
  assign Sum = A ^ B;
  assign Carry = A & B;
endmodule

सिमुलेटर और टेस्टबेंच व्यवहार को अपेक्षित आउटपुट से मिलाते हैं। सिंथेसिस समर्थित RTL को लॉजिक घटकों की नेटलिस्ट में बदलता है; मैपिंग लक्ष्य लाइब्रेरी से सेल चुनती है। Yosys यह सिंथेसिस चरण देता है। सिमुलेशन भाषा का हर निर्देश ऐसा हार्डवेयर नहीं बताता जिसे चुनी गई सिंथेसिस प्रक्रिया बना सके।

स्रोत: Yosys: सिंथेसिस दस्तावेज़ ↗

मेमोरी जोड़ने पर जाँच बदलती है

रजिस्टर अवस्था रखता है और सामान्यतः क्लॉक किनारे पर बदलता है। काउंटर में रीसेट, इनेबल और सीमा पर फिर शुरुआत के नियम चाहिए। घटनाओं का क्रम जाँचें: केवल वर्तमान इनपुट से उसका आउटपुट नहीं मिलता। हर किनारे के बाद अपेक्षित अवस्था लिखें।

स्रोत: MIT OpenCourseWare: कम्प्यूटेशन स्ट्रक्चर्स ↗

गेट को भौतिक जगह और तार दें

स्रोत: OpenROAD Flow Scripts: डिज़ाइन प्रक्रिया का पाठ ↗

OpenROAD डिजिटल भौतिक डिज़ाइन लागू करता है। प्रक्रिया नियंत्रक इसे सिंथेसिस और अन्य जाँच से जोड़ते हैं। यह सार्वजनिक और निजी प्लेटफ़ॉर्म स्वीकार करता है, इसलिए खुले टूल पुराने नोड तक सीमित होना आवश्यक नहीं। प्लेटफ़ॉर्म के आँकड़े और स्वीकृति के मानदंड तय करते हैं कि रन क्या साबित करता है।

स्रोत: OpenROAD: टूल का दायरा और PDK समर्थन ↗

लेआउट के लिए प्रक्रिया के अनुसार प्रमाण चाहिए

प्रोसेस डिज़ाइन किट (PDK) निर्माण प्रक्रिया से जुड़े आँकड़े देती है, जैसे परतों की परिभाषा, उपकरण की जानकारी और लेआउट के नियम। डिज़ाइन-रूल चेकिंग (DRC) चौड़ाई और दूरी जैसी बनावट जाँचती है। लेआउट-वर्सस-स्कीमैटिक (LVS) लेआउट से निकले सर्किट और इच्छित जोड़ की तुलना करता है।

स्रोत: SkyWater SKY130: निर्माण प्रक्रिया के डिज़ाइन नियम ↗

स्थिर टाइमिंग विश्लेषण नेटलिस्ट, टाइमिंग लाइब्रेरी, शर्तों और तारों के प्रभाव से संकेतों के रास्ते जाँचता है। क्लॉक वाले सर्किट में सेटअप और होल्ड की शर्तें भी शामिल हैं। शर्त गायब हो तो कोई रास्ता जाँच से छूट सकता है; सही दिखने वाली रिपोर्ट के साथ यह बताना चाहिए कि क्या जाँचा गया।

स्रोत: OpenSTA: स्थिर टाइमिंग विश्लेषण ↗

ASAP7 अनुमान आधारित प्रक्रिया किट है, शोध के लिए उपयोगी; यह फाउंड्री द्वारा निर्माण की प्रतिबद्धता नहीं है। टेपआउट—निर्माण के लिए डिज़ाइन सौंपने—में फाउंड्री के स्वीकार प्रक्रिया आँकड़े, आवश्यक जाँच और जमा करने के नियम उपयोग करें। अकेली सत्य सारणी या निकाली गई Verilog फ़ाइल तैयारी सिद्ध नहीं करती।

स्रोत: ASAP7: अनुमान आधारित प्रक्रिया किट ↗ · TSMC: EDA सहयोग और टूल प्रमाणीकरण ↗

डिज़ाइन चरणों की सूची तैयार करें

स्रोत और आगे पढ़ें

• MIT OpenCourseWare: कम्प्यूटेशन स्ट्रक्चर्स ↗
• Yosys: सिंथेसिस दस्तावेज़ ↗
• OpenROAD Flow Scripts: डिज़ाइन प्रक्रिया का पाठ ↗
• OpenROAD: टूल का दायरा और PDK समर्थन ↗
• OpenSTA: स्थिर टाइमिंग विश्लेषण ↗
• SkyWater SKY130: निर्माण प्रक्रिया के डिज़ाइन नियम ↗
• ASAP7: अनुमान आधारित प्रक्रिया किट ↗
• TSMC: EDA सहयोग और टूल प्रमाणीकरण ↗

समीक्षा 10 अक्टूबर 2026। कंपनी के उदाहरण बताई गई उत्पाद श्रेणी के हैं, पूरी रैंकिंग नहीं। अभ्यास और हल किए उदाहरण क्वांटम शर्मा की मूल शिक्षण सामग्री हैं।